74LS76双JK触发器引脚图及功能表详解
74LS76引脚图
74LS76采用16引脚DIP封装，引脚布局如下：
| 引脚 | 名称 | 描述 |
|---|---|---|
| 1 | CLR1 | 触发器1直接清零端（低电平有效） |
| 2 | J1 | 触发器1 J输入 |
| 3 | K1 | 触发器1 K输入 |
| 4 | CLK1 | 触发器1时钟输入（下降沿触发） |
| 5 | PR1 | 触发器1预置端（低电平有效） |
| 6 | Q1 | 触发器1输出 |
| 7 | Q1' | 触发器1反相输出 |
| 8 | GND | 接地 |
| 9 | Q2' | 触发器2反相输出 |
| 10 | Q2 | 触发器2输出 |
| 11 | PR2 | 触发器2预置端（低电平有效） |
| 12 | CLK2 | 触发器2时钟输入（下降沿触发） |
| 13 | K2 | 触发器2 K输入 |
| 14 | J2 | 触发器2 J输入 |
| 15 | CLR2 | 触发器2直接清零端（低电平有效） |
| 16 | VCC | 电源（+5V） |
注意：PR和CLR均为低电平有效，且优先级高于时钟和JK输入。当PR=0且CLR=0时，输出不确定（通常避免同时为低）。
功能表（真值表）
以下为JK触发器在正常模式下的功能表（PR=1, CLR=1）：
| CLK（↓） | J | K | Qn+1 | 说明 |
|---|---|---|---|---|
| ↓ | 0 | 0 | Qn | 保持 |
| ↓ | 0 | 1 | 0 | 复位 |
| ↓ | 1 | 0 | 1 | 置位 |
| ↓ | 1 | 1 | Qn' | 翻转 |
当PR或CLR有效时，输出不受时钟和JK影响：
| PR | CLR | Q | Q' | |
|---|---|---|---|---|
| 0 | 1 | 1 | 0 | |
| 1 | 0 | 0 | 1 | |
| 0 | 0 | 1 | 1 | （避免使用） |
典型应用
- 二进制计数器：将J和K接高电平，CLK接时钟脉冲，Q输出为二分频信号。
- 寄存器：多个74LS76可构成移位寄存器。
- 脉冲同步电路：利用JK触发器消除异步输入信号中的毛刺。
电气特性
工作电压：5V±5%。输入高电平≥2V，输入低电平≤0.8V。输出高电平≥2.7V，输出低电平≤0.5V。传播延迟典型值约15ns。
注意事项
使用时需在VCC和GND之间加去耦电容（0.1μF），未使用的JK输入建议接VCC或GND避免悬空。CLR和PR为低电平有效，需通过上拉电阻接VCC或由控制信号驱动。