74LS112双JK触发器引脚图与功能表详解
一、概述
74LS112是一款高速双JK触发器集成电路，采用TTL工艺制造，内部包含两个独立的JK触发器，每个触发器均带有直接预置（PR）和直接清除（CLR）输入端，且为下降沿触发。其工作电压范围为4.75V~5.25V，典型功耗为45mW，最高时钟频率可达30MHz。常用作计数器、分频器、移位寄存器以及各种时序逻辑电路的核心元件。
二、引脚排列与定义
74LS112采用DIP-16封装，引脚编号以缺口标记为参考，逆时针排列。各引脚功能如下：
- 1CLK（引脚1）：第一组触发器的时钟输入端，下降沿有效。
- 1J（引脚2）：第一组触发器的J输入。
- 1K（引脚3）：第一组触发器的K输入。
- 1Q（引脚4）：第一组触发器的同相输出。
- 1Q̅（引脚5）：第一组触发器的反相输出。
- 1PR（引脚6）：第一组触发器的直接预置端，低电平有效。
- 1CLR（引脚7）：第一组触发器的直接清除端，低电平有效。
- GND（引脚8）：接地端。
- 2CLK（引脚9）：第二组触发器的时钟输入端，下降沿有效。
- 2J（引脚10）：第二组触发器的J输入。
- 2K（引脚11）：第二组触发器的K输入。
- 2Q（引脚12）：第二组触发器的同相输出。
- 2Q̅（引脚13）：第二组触发器的反相输出。
- 2PR（引脚14）：第二组触发器的直接预置端，低电平有效。
- 2CLR（引脚15）：第二组触发器的直接清除端，低电平有效。
- VCC（引脚16）：电源正极，接+5V。
注意：预置和清除为异步控制，优先级高于时钟和JK输入。当两者同时为低时，输出状态不定（通常不允许）。
三、功能表与逻辑特性
下表为单个JK触发器的功能描述（H=高电平，L=低电平，X=任意，↑=上升沿，↓=下降沿，Q₀=前一状态）：
| 输入 | 输入 | 输出 | ||
|---|---|---|---|---|
| PR | CLR | CLK | J K | Q Q̅ |
| L | H | X | X X | H L |
| H | L | X | X X | L H |
| L | L | X | X X | 不定 |
| H | H | ↓ | L L | Q₀ Q̅₀ |
| H | H | ↓ | H L | H L |
| H | H | ↓ | L H | L H |
| H | H | ↓ | H H | Q̅₀ Q₀ |
可见，JK触发器在时钟下降沿根据J、K状态改变输出：J=K=0保持，J=1/K=0置位，J=0/K=1复位，J=K=1翻转。
四、典型应用电路
1. 异步二进制计数器
将多个74LS112级联可实现分频。例如：将Q连至下一级CLK，可构成4位二进制计数器。注意下降沿触发特性要求前级Q由1变0时后级翻转。
2. 同步计数器
利用J、K逻辑组合可实现同步计数。例如：将J、K接高电平构成T'触发器，时钟统一输入，可得到2分频。
3. 移位寄存器
将前级Q连至后级J、K，可构成右移或左移寄存器。预置端可用于并行加载数据。
五、使用注意事项
- 电源端需加0.1μF去耦电容，靠近芯片引脚。
- 未使用的输入端建议接固定电平（如通过电阻接VCC或GND），避免浮空干扰。
- 直接预置和清除为低有效，高电平时不影响触发器正常工作。
- 注意扇出能力：74LS系列输出高电平电流约0.4mA，低电平电流约8mA，驱动同类负载时不超过20个。
六、结语
74LS112作为经典的双JK触发器，其灵活的控制方式和稳定的性能使其在数字系统中经久不衰。掌握其引脚功能与逻辑真值表，是设计时序电路的基础。希望本文能帮助读者熟练运用该芯片，举一反三应用于更复杂的项目。